1,、采集系統(tǒng)整體規(guī)格

系統(tǒng)采用標(biāo)準(zhǔn)的6U VPX 架構(gòu)，包括如下幾個(gè)部分：

1．采集模塊，集成8通道 14bit 500MSPS采集,，標(biāo)準(zhǔn)VPX 6U尺寸卡,。

2．板載高速存儲(chǔ)器,，每通道支持512Msamples采樣點(diǎn)存儲(chǔ),。

3．時(shí)鐘,，觸發(fā)同步模塊，同步各個(gè)機(jī)箱中各個(gè)模塊時(shí)鐘,。

4．標(biāo)準(zhǔn)6U 14槽VPX系統(tǒng),，包括6U 14槽背板，控制器以及機(jī)箱,，控制器模塊可以通過以太網(wǎng)口將各通道的采集數(shù)據(jù)傳輸?shù)缴衔粰C(jī)進(jìn)行數(shù)據(jù)處理,。

5．同步采集校準(zhǔn)系統(tǒng)。統(tǒng)一的基準(zhǔn)時(shí)鐘和觸發(fā)信號(hào)分發(fā),。

6．上位主控計(jì)算機(jī),，通過千兆以太網(wǎng)控制各個(gè)采集系統(tǒng)，并從采集系統(tǒng)中讀取每通道的采集數(shù)據(jù),。

系統(tǒng)具有以下特點(diǎn)：

1．采用標(biāo)準(zhǔn)6U VPX機(jī)箱,，整個(gè)系統(tǒng)緊湊，符合工業(yè)級(jí)溫度工作范圍,，-40C°至85C°,。

2．每個(gè)機(jī)箱可以插入12塊采集板，每塊采集板包括8通道500MSPS,，14bit采樣,，和高速存儲(chǔ)系統(tǒng)；一個(gè)機(jī)箱總共支持90通道采集,。

3．每個(gè)機(jī)箱采用獨(dú)立的時(shí)鐘/觸發(fā)控制模塊,，進(jìn)行時(shí)鐘和觸發(fā)信號(hào)的分發(fā)，采用星形拓?fù)浣Y(jié)構(gòu),，通過背板的高速互連線進(jìn)行等延遲的統(tǒng)一分發(fā)時(shí)鐘和觸發(fā)信號(hào),。

4．同步校正系統(tǒng)統(tǒng)一放送基準(zhǔn)時(shí)鐘和觸發(fā)信號(hào)。

5．通過自定義背板連接信號(hào),，增加了系統(tǒng)的緊湊性,，大量減少了連接線。

模塊尺寸,，標(biāo)準(zhǔn)6U 尺寸,，寬度,1插槽。

系統(tǒng)實(shí)現(xiàn)框圖如下：

數(shù)據(jù)傳輸原理圖：

2,、采集模塊介紹

每個(gè)采集系統(tǒng)有如下部分組成：

1,、12塊采集模塊，每塊采集模塊集成8通道500MSPS 14bit ADC,，每通道儲(chǔ)存空間至少為512Msamples,。

2、1塊同步時(shí)鐘/觸發(fā)模塊,，接收系統(tǒng)基準(zhǔn)時(shí)鐘和觸發(fā)控制信號(hào),，以及校準(zhǔn)信號(hào)。

3、主控模塊,，負(fù)責(zé)接收上位機(jī)的控制命令以及上傳采集數(shù)據(jù),。

采集模塊的實(shí)現(xiàn)原理如下：

采集模塊技術(shù)指標(biāo)如下：

ADC輸出位數(shù)：14bit，采樣率500MSPS

有效位數(shù)（ENOB）（typ.）：8.1bit

模擬帶寬：300MHz

輸入阻抗：50 歐,，AC/DC藕合/SMA

滿量程輸入量程：700mVpp或1Vpp

時(shí)鐘：支持板載時(shí)鐘或外時(shí)鐘

觸發(fā)：支持軟件觸發(fā)或外觸發(fā)

3,、專用于核物理的采集功能：

采集數(shù)據(jù)并行處理邏輯：

1、每個(gè)通道獨(dú)立工作,，通過脈沖電平觸發(fā),，單次采集時(shí)間可設(shè)置在1us左右。

2,、支持時(shí)間戳,，峰值檢測(cè)、峰值分析,，可設(shè)置為動(dòng)態(tài)采集長(zhǎng)度,。

時(shí)間戳（time-stamp）功能：

時(shí)間戳選項(xiàng)將信號(hào)觸發(fā)事件開始的時(shí)間記錄于一個(gè)額外的內(nèi)存空間。時(shí)間戳是對(duì)應(yīng)的是每次采集開始的時(shí)間信息,其與外部無(wú)線時(shí)鐘或GPS時(shí)鐘同步,采用這一選項(xiàng)使得采集模塊可準(zhǔn)確記錄每次采集的發(fā)生時(shí)間,，并且不同位置的采集系統(tǒng)之間存在一個(gè)精確的時(shí)間對(duì)應(yīng)關(guān)系,，有利于實(shí)現(xiàn)對(duì)信號(hào)的記錄、分析,。

3,、每個(gè)通道完成三種算法：

a,恒比定時(shí)（CFD）

恒比定時(shí)是具有恒定觸發(fā)比的時(shí)檢電路，是為了解決過零定時(shí)中觸發(fā)比不能

調(diào)節(jié)到佳值而發(fā)展起來(lái)的一種定時(shí)方法,。

設(shè)輸入信號(hào)氣V_input=Af (t) , A為幅度,。V_th =p*A為觸發(fā)閾值，則過閾值時(shí)時(shí)間取決于下式的解:

Af(t)一pA=0

由上式可見,，f(t)為任意函數(shù),，t的解與A無(wú)關(guān)。

恒比定時(shí)的實(shí)現(xiàn)方法如下圖所示:

b, 脈沖形狀甄別（PSD）

（1）,，積分（CI）,。

如下圖所示，不同類型射線作用輸出的核脈沖信號(hào)在特定窗口內(nèi)的積分面積相對(duì)于脈沖幅度有明顯差異,，這種粒子區(qū)分方法適用于低幅度脈沖信號(hào)甄別,，并具有較寬的動(dòng)態(tài)范圍。

（2），過零時(shí)間檢測(cè)(ZLEplus),。

如下圖 所示,，較重的粒子產(chǎn)生的電流脈沖持續(xù)時(shí)間較長(zhǎng)，幅值較低,，電荷上升時(shí)間較長(zhǎng),，過零時(shí)間也較大。

(3)脈沖高度分析（PHA）

脈沖高度分析是核物理中的一種常用測(cè)試方法,，即利用探測(cè)器接收脈沖,，并分析計(jì)算不同粒子的脈沖高度，并保存通達(dá)或寄存器中每個(gè)高度的脈沖數(shù)量,，以助于后面的譜分析,。

（4）微分。

不同入射荷電粒子在探測(cè)器中輸出的脈沖信號(hào)是不同的, 其主要表現(xiàn)在脈沖前沿上,。對(duì)具有一定上升時(shí)間的脈沖信號(hào)進(jìn)行雙微分, 則雙微分后的脈沖與零電平相交產(chǎn)生一個(gè)過零點(diǎn), 它只與脈沖信號(hào)前沿時(shí)間有關(guān),。通過對(duì)脈沖前沿起始點(diǎn)與過零點(diǎn)時(shí)間的測(cè)量, 則可對(duì)入射荷電粒子進(jìn)行分辨。該方法實(shí)質(zhì)上是將探測(cè)器輸出脈沖前沿的差別轉(zhuǎn)化為脈沖起始時(shí)刻與過零點(diǎn)間時(shí)間上的差別, 并將時(shí)間差別通過TAC轉(zhuǎn)換來(lái)實(shí)現(xiàn)對(duì)入射荷電粒子的分辨,。

（5）脈沖前沿拾取,。

脈沖前沿拾取方法的原理如下圖:

采集后輸出信號(hào)分為三路, 路衰減為a%, 第二路衰減為b%, 第三路脈沖不變并延遲一段時(shí)間τ0 , 將二三路脈沖進(jìn)行混合比較, 這兩路脈沖有一個(gè)交點(diǎn), 將該點(diǎn)作為下拾取點(diǎn), 送到混合器觸發(fā)脈沖作為觸發(fā)開始;一三路混合比較, 脈沖交點(diǎn)作為上拾取點(diǎn), 作為觸發(fā)結(jié)束, 這樣輸出的脈寬時(shí)間也就對(duì)應(yīng)著脈沖前沿拾取份額, 份額大小由對(duì)脈沖衰減的狀態(tài)確定, 即由a%到b%之間的差值決定。在固定的幅度范圍內(nèi), 脈沖上升快的需要時(shí)間短,、脈沖上升慢的需要時(shí)間長(zhǎng), 通過測(cè)量時(shí)間長(zhǎng)短進(jìn)行粒子分辨,所以可以根據(jù)實(shí)際需要選擇佳分辨的拾取時(shí)間,。

這種方法只對(duì)探測(cè)器輸出的脈沖前沿進(jìn)行比較, 不涉及脈沖信號(hào)幅度。而且該種拾取是自身比較的拾取, 可大大減少外來(lái)因素對(duì)探測(cè)器脈沖影響而造成的分辨變差,。

4,，三種數(shù)據(jù)記錄格式可選，以節(jié)約存儲(chǔ)空間,，提高采集效率

注釋：

a,存儲(chǔ)采集數(shù)據(jù)和時(shí)間戳等

b,在存儲(chǔ)采集數(shù)據(jù)和時(shí)間戳的同時(shí),，尾部增加脈沖特征數(shù)據(jù),，如峰值、CFD,、PHA,、PSD。

c,只存儲(chǔ)時(shí)間戳和脈沖特征分析數(shù)據(jù),，如峰值,、PSD、CFD,、PHA,、不存儲(chǔ)采集數(shù)據(jù)以節(jié)省空間,。

4、多通道同步采集解決方案

首先要保證多通道的時(shí)鐘嚴(yán)格同步以及每通道的模擬電路以及每個(gè)ADC的工作狀態(tài)一致性,。在輸入一個(gè)脈沖信號(hào)時(shí),，多通道系統(tǒng)有如下誤差，如下圖所示:

多個(gè)通道的采集誤差主要由模擬電路以及不同ADC芯片的clk slew,，gain error以及offset error組成,。盡管我們?cè)谠O(shè)計(jì)硬件電路以及PCB設(shè)計(jì)會(huì)盡量考慮以上問題，如同源的時(shí)鐘分布以及相同的走線,；多個(gè)ADC公用精準(zhǔn)的外部參考電壓源等等,，但不幸的是，這些設(shè)計(jì)改進(jìn)并不能完全消除這些由模擬器件本身的固有特性引起的誤差,，這些誤差是隨機(jī)的,，也隨溫度變化而變化的。

因此,，動(dòng)態(tài)校正電路以及自適應(yīng)的數(shù)字后補(bǔ)償算法是必不可少的解決方案,。

校正功能實(shí)現(xiàn)原理如下：

校正功能有校正電路和FPGA算法部分組成，校正電路由高精度低速DAC,，參考源,，濾波器和時(shí)鐘相位微調(diào)芯片組成。FPGA算法核心為參數(shù)估計(jì)自適應(yīng)算法和校正參數(shù)邏輯組成,。校正目標(biāo)為設(shè)置一個(gè)基準(zhǔn)通道，其他幾個(gè)通道的時(shí)鐘相位以及gain和offset向該基準(zhǔn)通道標(biāo)定,。該方法不能校準(zhǔn)每通道ADC的絕對(duì)精度,，而只是每通道的個(gè)參數(shù)一致，這對(duì)測(cè)量每通道采集數(shù)據(jù)的相對(duì)相位是足夠了,！

校準(zhǔn)信號(hào)為A*sin（ω*t+φ）+B;

CH0采到的信號(hào)為A0*sin（ω*t+φ0）+B0;

CH1采到的信號(hào)為A1*sin（ω*t+φ1）+B1;

`

`

`

CHn采到的信號(hào)為An*sin（ω*t+φn）+Bn;

通過迭代法解線性方程組,，當(dāng)方程收斂時(shí)，分別能得到每個(gè)通道的參數(shù),，通過計(jì)算每個(gè)通道的同基準(zhǔn)誤差,，來(lái)調(diào)節(jié)clk phase 以及gain和offset來(lái)后是n個(gè)通道工作一致。Clk的phase通過專業(yè)的時(shí)鐘調(diào)節(jié)芯片來(lái)進(jìn)行調(diào)節(jié),。

同步時(shí)鐘的傳輸和Clock jitter的消除：

雖然有自適應(yīng)校正來(lái)校正clk的傳輸相對(duì)延遲,，但在電路設(shè)計(jì)時(shí)也要保證clk的小相對(duì)傳輸延遲和自身的clockjitter。對(duì)于整個(gè)多通道采集系統(tǒng),，時(shí)鐘信號(hào)傳輸如下圖所示：

在所有傳輸過程中,，均使用等長(zhǎng)的傳輸線連接，基準(zhǔn)時(shí)鐘為10MHz,。采用低頻的基準(zhǔn)時(shí)鐘有助于減少干擾和傳輸中時(shí)鐘的jitter,。在采集模塊及ADC輸入信號(hào)端,，我們采用zero delay 時(shí)鐘發(fā)生器進(jìn)行基準(zhǔn)時(shí)鐘和每個(gè)ADC采集時(shí)鐘的相位同步，其zero delay pll如下圖所示：

通過自動(dòng)調(diào)節(jié)芯片內(nèi)部的延遲來(lái)達(dá)到輸出時(shí)鐘和參考時(shí)鐘的相位一致性,。

沒有進(jìn)行zero delay補(bǔ)償?shù)臅r(shí)鐘輸入/輸出相位誤差約為664ps,，這個(gè)誤差是一個(gè)范圍，可能在0-644ps中隨機(jī)出現(xiàn),！經(jīng)過 zero delay補(bǔ)償?shù)南辔徽`差如下圖：

對(duì)于clock jitter的消除：

該方案中采用超低相位噪聲的恒溫晶體以及業(yè)內(nèi)頂級(jí)的 Jitter cleaning CLK Generator芯片來(lái)保證clock的穩(wěn)定性,，Clock jitter的消除以及極低的Phase noise。

對(duì)于時(shí)鐘芯片的選擇,，也是基于同樣的考慮,，集成高精度高穩(wěn)定的VCO，具有Jitter cleaning功能和clk phase adj功能,。通常,，jitter由ADC本身的jitter和CLK jitter組成，各自的RMS再組成總jitter的RMS：

總jitter的RMS會(huì)在采集系統(tǒng)中產(chǎn)生白噪聲,，其關(guān)系如下：

采集系統(tǒng)的總

采用本時(shí)鐘解決方案,，其總的clock jitter在系統(tǒng)中完全能做到<350ps< span="">。在忽略信號(hào)noise ,，DNL等情況下,，fin和clock jitter有如下關(guān)系：

小型化的恒溫晶體加超低相位噪聲時(shí)鐘發(fā)生器，實(shí)現(xiàn)2.5G時(shí)鐘輸出時(shí)的抖動(dòng)約100fs：

5,、系統(tǒng)電源干擾的解決方案

1.電源抑制(PSR)是采集系統(tǒng)的比較重要的指標(biāo),，高的PSR能擬制電源上的CML共模噪聲，該方案中選用的ADC具有80dB以上的電源擬制比,。

2. 有效的數(shù)字-模擬電源隔離和濾波電路,。本方案中采用PICOR的專業(yè)有源EMI濾波器，能在電源上產(chǎn)生65dB的共模制比和80dB的差模擬制比,，遠(yuǎn)遠(yuǎn)高于通用的磁珠等EMI濾波效果,。

3．合理的PCB布線和接地

輸入保護(hù)電路：

由于輸入端口可能有很大的高電壓沖擊需要對(duì)輸入端口進(jìn)行限幅設(shè)計(jì)，并且限幅度后,，能量能快速泄放掉,，及輸入端口的電路沒有殘余的電荷存在，以至于影響正常的數(shù)據(jù)采集,。

該電路以下幾部分組成：

1.幅度保護(hù)電路（含瞬態(tài)保護(hù)二極管）,。

2．隧道電路，由于許多模擬電源輸出端只能輸出電流,，不能輸入電流（灌電流）,，所以需要快速的隧道電路建立快速的灌電流通路。

3.釋放電路,，通過開啟近似理想的電源,，迅速釋放電流到地,。

6、系統(tǒng)配套軟件

系統(tǒng)軟件包括應(yīng)用軟件,，二次開發(fā)API函數(shù),。應(yīng)用軟件，具有虛擬示波器功能,，方便設(shè)置硬件,，讀取/保存數(shù)據(jù)以及波形顯示/頻譜分析功能。

1,、其功能和界面如下所示：

2,、二次開發(fā)API函數(shù)：

我們提供豐富的接口函數(shù)和系統(tǒng)主要功能的例程，支持C/C++,，labview以及Matlab環(huán)境下的二次程序開發(fā),。

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