在高速數(shù)據(jù)采集系統(tǒng)中的邏輯設計大多使用FPGA實現(xiàn),。在FPGA設計中，復位設計是必不可少的,。復位信號可以使FPGA的各個邏輯單元處于一種已知的狀態(tài),。目前,，F(xiàn)PGA的復位可以分為異步復位和同步復位。

一,、特點：

同步復位：顧名思義,，同步復位就是指復位信號只有在時鐘上升沿到來時,，才能有效。否則,，無法完成對系統(tǒng)的復位工作,。用Verilog描述如下：

always@(posedgeclk)begin

if(!Rst_n)

異步復位：它是指無論時鐘沿是否到來，只要復位信號有效,，就對系統(tǒng)進行復位,。用Verilog描述如下

always@(posedgeclk,negedgeRst_n)

begin

if(!Rst_n)

二、各自的優(yōu)缺點：

1,、總的來說,，同步復位的優(yōu)點大概有3條：

a、有利于仿真器的仿真,。

b,、可以使所設計的系統(tǒng)成為100%的同步時序電路，這便大大有利于時序分析,，而且綜合出來的fmax一般較高,。

c、因為它只有在時鐘有效電平到來時才有效,，所以可以濾除高于時鐘頻率的毛刺,。

它的缺點也有不少，主要有以下幾條：

a,、復位信號的有效時長必須大于時鐘周期,，才能真正被系統(tǒng)識別并完成復位任務。同時還要考慮,，諸如：clkskew,組合邏輯路徑延時,復位延時等因素,。

b、由于大多數(shù)的邏輯器件的目標庫內(nèi)的DFF都只有異步復位端口,，所以,，倘若采用同步復位的話，綜合器就會在寄存器的數(shù)據(jù)輸入端口插入組合邏輯,，這樣就會耗費較多的邏輯資源,。

2、對于異步復位來說,，他的優(yōu)點也有三條,，都是相對應的：

a、大多數(shù)目標器件庫的dff都有異步復位端口,，因此采用異步復位可以節(jié)省資源。

b,、設計相對簡單,。

c,、異步復位信號識別方便，而且可以很方便的使用FPGA的全局復位端口GSR,。

缺點：

a,、在復位信號釋放(release)的時候容易出現(xiàn)問題。具體就是說：倘若復位釋放時恰恰在時鐘有效沿附近,，就很容易使寄存器輸出出現(xiàn)亞穩(wěn)態(tài),，從而導致亞穩(wěn)態(tài)。

b,、復位信號容易受到毛刺的影響,。

三、總結(jié)：

所以說,，一般都推薦使用異步復位,，同步釋放的方式，而且復位信號低電平有效,。這樣就可以兩全其美了,。

異步復位同步釋放的verilog描述如下：

always@(posedgeclk,negedgerstn)

begin

if(!rstn)begin

srstn<=rstn;

endelsebegin

arstn<=rstn;

end

end

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